設計程式之所以有趣不外乎是它的千變萬化，同樣的結果卻有不同的寫法。
但這些不同寫法當中也並沒有分誰對誰錯，也沒有制定標準來規範何事該用何解。
這也就是我們設計者的珍貴！！
[1] Primitive Instantiations
在Verilog中最基本的邏輯閘便稱為Primitive，使用最基本的primitive為基礎來設計別稱Primitive Instantiations。
[2] Assign Statements
透過Primitive gates在利用assign將結果牽線別有更多變的結果。
[3] Conditional Expression
顧名思義，就是條件式的表示方法！這也是能將硬邦邦的硬體注入多變思想的刀刃。
[4] Procedural Blocks
至於這套程序則是非常高接的處理程序，往往是很多Conditional Expression所組成。
所有教課書不往往儘說這些道理，但這些確有哪些不同呢？其實在我的見解就如下
[1]就是利用最基本的邏輯閘組成所需的系統。
[2]的概念就與數學相似，利用運算元來表示系統。
[3]條件是就有如黑盒子概念，拿數位邏輯的概念來說，就是將系統使用Boolean Expressions來呈現，輸入與輸出的關係就有如條件班達成。
[4]則是透過程序流程來分析結果，當然所耗的資源都不盡相同。
Reference
<1>Verilog Digital System Design - RT Level Synthesis, Testbench and Verification
